35 #ifndef __ALT_SOCAL_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_H__
36 #define __ALT_SOCAL_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_H__
90 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG0EN_LSB 0
92 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG0EN_MSB 0
94 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG0EN_WIDTH 1
96 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG0EN_SET_MSK 0x00000001
98 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG0EN_CLR_MSK 0xfffffffe
100 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG0EN_RESET 0x0
102 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG0EN_GET(value) (((value) & 0x00000001) >> 0)
104 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG0EN_SET(value) (((value) << 0) & 0x00000001)
116 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG1EN_LSB 1
118 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG1EN_MSB 1
120 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG1EN_WIDTH 1
122 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG1EN_SET_MSK 0x00000002
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126 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG1EN_RESET 0x0
128 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG1EN_GET(value) (((value) & 0x00000002) >> 1)
130 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG1EN_SET(value) (((value) << 1) & 0x00000002)
142 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG2EN_LSB 2
144 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG2EN_MSB 2
146 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG2EN_WIDTH 1
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154 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG2EN_GET(value) (((value) & 0x00000004) >> 2)
156 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG2EN_SET(value) (((value) << 2) & 0x00000004)
168 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG3EN_LSB 3
170 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG3EN_MSB 3
172 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG3EN_WIDTH 1
174 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG3EN_SET_MSK 0x00000008
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180 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG3EN_GET(value) (((value) & 0x00000008) >> 3)
182 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_MPUREG3EN_SET(value) (((value) << 3) & 0x00000008)
194 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG0EN_LSB 4
196 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG0EN_MSB 4
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204 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG0EN_RESET 0x0
206 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG0EN_GET(value) (((value) & 0x00000010) >> 4)
208 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG0EN_SET(value) (((value) << 4) & 0x00000010)
220 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG1EN_LSB 5
222 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG1EN_MSB 5
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234 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG1EN_SET(value) (((value) << 5) & 0x00000020)
246 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG2EN_LSB 6
248 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG2EN_MSB 6
250 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG2EN_WIDTH 1
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256 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG2EN_RESET 0x0
258 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG2EN_GET(value) (((value) & 0x00000040) >> 6)
260 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG2EN_SET(value) (((value) << 6) & 0x00000040)
272 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG3EN_LSB 7
274 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG3EN_MSB 7
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280 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR0REG3EN_CLR_MSK 0xffffff7f
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298 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG0EN_LSB 8
300 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG0EN_MSB 8
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324 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG1EN_LSB 9
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330 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG1EN_SET_MSK 0x00000200
332 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG1EN_CLR_MSK 0xfffffdff
334 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG1EN_RESET 0x0
336 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG1EN_GET(value) (((value) & 0x00000200) >> 9)
338 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG1EN_SET(value) (((value) << 9) & 0x00000200)
350 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG2EN_LSB 10
352 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG2EN_MSB 10
354 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG2EN_WIDTH 1
356 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG2EN_SET_MSK 0x00000400
358 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG2EN_CLR_MSK 0xfffffbff
360 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG2EN_RESET 0x0
362 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG2EN_GET(value) (((value) & 0x00000400) >> 10)
364 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG2EN_SET(value) (((value) << 10) & 0x00000400)
376 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG3EN_LSB 11
378 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG3EN_MSB 11
380 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG3EN_WIDTH 1
382 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG3EN_SET_MSK 0x00000800
384 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG3EN_CLR_MSK 0xfffff7ff
386 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG3EN_RESET 0x0
388 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG3EN_GET(value) (((value) & 0x00000800) >> 11)
390 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG3EN_SET(value) (((value) << 11) & 0x00000800)
402 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG0EN_LSB 12
404 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG0EN_MSB 12
406 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG0EN_WIDTH 1
408 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG0EN_SET_MSK 0x00001000
410 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG0EN_CLR_MSK 0xffffefff
412 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG0EN_RESET 0x0
414 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG0EN_GET(value) (((value) & 0x00001000) >> 12)
416 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG0EN_SET(value) (((value) << 12) & 0x00001000)
428 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG1EN_LSB 13
430 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG1EN_MSB 13
432 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG1EN_WIDTH 1
434 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG1EN_SET_MSK 0x00002000
436 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG1EN_CLR_MSK 0xffffdfff
438 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG1EN_RESET 0x0
440 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG1EN_GET(value) (((value) & 0x00002000) >> 13)
442 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG1EN_SET(value) (((value) << 13) & 0x00002000)
454 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_LSB 14
456 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_MSB 14
458 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_WIDTH 1
460 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_SET_MSK 0x00004000
462 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_CLR_MSK 0xffffbfff
464 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_RESET 0x0
466 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_GET(value) (((value) & 0x00004000) >> 14)
468 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_SET(value) (((value) << 14) & 0x00004000)
480 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_LSB 15
482 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_MSB 15
484 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_WIDTH 1
486 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_SET_MSK 0x00008000
488 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_CLR_MSK 0xffff7fff
490 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_RESET 0x0
492 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_GET(value) (((value) & 0x00008000) >> 15)
494 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_SET(value) (((value) << 15) & 0x00008000)
507 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_s
509 uint32_t mpuregion0enable : 1;
510 uint32_t mpuregion1enable : 1;
511 uint32_t mpuregion2enable : 1;
512 uint32_t mpuregion3enable : 1;
513 uint32_t fpga2sdram0region0enable : 1;
514 uint32_t fpga2sdram0region1enable : 1;
515 uint32_t fpga2sdram0region2enable : 1;
516 uint32_t fpga2sdram0region3enable : 1;
517 uint32_t fpga2sdram1region0enable : 1;
518 uint32_t fpga2sdram1region1enable : 1;
519 uint32_t fpga2sdram1region2enable : 1;
520 uint32_t fpga2sdram1region3enable : 1;
521 uint32_t fpga2sdram2region0enable : 1;
522 uint32_t fpga2sdram2region1enable : 1;
523 uint32_t fpga2sdram2region2enable : 1;
524 uint32_t fpga2sdram2region3enable : 1;
529 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_t;
533 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_RESET 0x00000000
535 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_OFST 0x0
578 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG0EN_LSB 0
580 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG0EN_MSB 0
582 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG0EN_WIDTH 1
584 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG0EN_SET_MSK 0x00000001
586 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG0EN_CLR_MSK 0xfffffffe
588 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG0EN_RESET 0x0
590 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG0EN_GET(value) (((value) & 0x00000001) >> 0)
592 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG0EN_SET(value) (((value) << 0) & 0x00000001)
607 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG1EN_LSB 1
609 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG1EN_MSB 1
611 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG1EN_WIDTH 1
613 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG1EN_SET_MSK 0x00000002
615 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG1EN_CLR_MSK 0xfffffffd
617 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG1EN_RESET 0x0
619 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG1EN_GET(value) (((value) & 0x00000002) >> 1)
621 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG1EN_SET(value) (((value) << 1) & 0x00000002)
636 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG2EN_LSB 2
638 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG2EN_MSB 2
640 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG2EN_WIDTH 1
642 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG2EN_SET_MSK 0x00000004
644 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG2EN_CLR_MSK 0xfffffffb
646 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG2EN_RESET 0x0
648 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG2EN_GET(value) (((value) & 0x00000004) >> 2)
650 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG2EN_SET(value) (((value) << 2) & 0x00000004)
665 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG3EN_LSB 3
667 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG3EN_MSB 3
669 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG3EN_WIDTH 1
671 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG3EN_SET_MSK 0x00000008
673 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG3EN_CLR_MSK 0xfffffff7
675 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG3EN_RESET 0x0
677 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG3EN_GET(value) (((value) & 0x00000008) >> 3)
679 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_MPUREG3EN_SET(value) (((value) << 3) & 0x00000008)
694 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG0EN_LSB 4
696 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG0EN_MSB 4
698 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG0EN_WIDTH 1
700 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG0EN_SET_MSK 0x00000010
702 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG0EN_CLR_MSK 0xffffffef
704 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG0EN_RESET 0x0
706 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG0EN_GET(value) (((value) & 0x00000010) >> 4)
708 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG0EN_SET(value) (((value) << 4) & 0x00000010)
723 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG1EN_LSB 5
725 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG1EN_MSB 5
727 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG1EN_WIDTH 1
729 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG1EN_SET_MSK 0x00000020
731 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG1EN_CLR_MSK 0xffffffdf
733 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG1EN_RESET 0x0
735 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG1EN_GET(value) (((value) & 0x00000020) >> 5)
737 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG1EN_SET(value) (((value) << 5) & 0x00000020)
752 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG2EN_LSB 6
754 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG2EN_MSB 6
756 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG2EN_WIDTH 1
758 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG2EN_SET_MSK 0x00000040
760 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG2EN_CLR_MSK 0xffffffbf
762 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG2EN_RESET 0x0
764 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG2EN_GET(value) (((value) & 0x00000040) >> 6)
766 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG2EN_SET(value) (((value) << 6) & 0x00000040)
781 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG3EN_LSB 7
783 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG3EN_MSB 7
785 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG3EN_WIDTH 1
787 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG3EN_SET_MSK 0x00000080
789 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG3EN_CLR_MSK 0xffffff7f
791 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG3EN_RESET 0x0
793 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG3EN_GET(value) (((value) & 0x00000080) >> 7)
795 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR0REG3EN_SET(value) (((value) << 7) & 0x00000080)
810 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG0EN_LSB 8
812 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG0EN_MSB 8
814 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG0EN_WIDTH 1
816 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG0EN_SET_MSK 0x00000100
818 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG0EN_CLR_MSK 0xfffffeff
820 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG0EN_RESET 0x0
822 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG0EN_GET(value) (((value) & 0x00000100) >> 8)
824 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG0EN_SET(value) (((value) << 8) & 0x00000100)
839 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG1EN_LSB 9
841 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG1EN_MSB 9
843 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG1EN_WIDTH 1
845 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG1EN_SET_MSK 0x00000200
847 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG1EN_CLR_MSK 0xfffffdff
849 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG1EN_RESET 0x0
851 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG1EN_GET(value) (((value) & 0x00000200) >> 9)
853 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG1EN_SET(value) (((value) << 9) & 0x00000200)
868 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG2EN_LSB 10
870 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG2EN_MSB 10
872 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG2EN_WIDTH 1
874 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG2EN_SET_MSK 0x00000400
876 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG2EN_CLR_MSK 0xfffffbff
878 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG2EN_RESET 0x0
880 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG2EN_GET(value) (((value) & 0x00000400) >> 10)
882 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG2EN_SET(value) (((value) << 10) & 0x00000400)
897 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_LSB 11
899 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_MSB 11
901 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_WIDTH 1
903 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_SET_MSK 0x00000800
905 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_CLR_MSK 0xfffff7ff
907 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_RESET 0x0
909 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_GET(value) (((value) & 0x00000800) >> 11)
911 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_SET(value) (((value) << 11) & 0x00000800)
926 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG0EN_LSB 12
928 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG0EN_MSB 12
930 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG0EN_WIDTH 1
932 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG0EN_SET_MSK 0x00001000
934 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG0EN_CLR_MSK 0xffffefff
936 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG0EN_RESET 0x0
938 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG0EN_GET(value) (((value) & 0x00001000) >> 12)
940 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG0EN_SET(value) (((value) << 12) & 0x00001000)
955 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_LSB 13
957 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_MSB 13
959 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_WIDTH 1
961 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_SET_MSK 0x00002000
963 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_CLR_MSK 0xffffdfff
965 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_RESET 0x0
967 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_GET(value) (((value) & 0x00002000) >> 13)
969 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_SET(value) (((value) << 13) & 0x00002000)
984 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_LSB 14
986 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_MSB 14
988 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_WIDTH 1
990 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_SET_MSK 0x00004000
992 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_CLR_MSK 0xffffbfff
994 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_RESET 0x0
996 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_GET(value) (((value) & 0x00004000) >> 14)
998 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_SET(value) (((value) << 14) & 0x00004000)
1013 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_LSB 15
1015 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_MSB 15
1017 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_WIDTH 1
1019 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_SET_MSK 0x00008000
1021 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_CLR_MSK 0xffff7fff
1023 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_RESET 0x0
1025 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_GET(value) (((value) & 0x00008000) >> 15)
1027 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_SET(value) (((value) << 15) & 0x00008000)
1029 #ifndef __ASSEMBLY__
1040 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_s
1042 uint32_t mpuregion0enable : 1;
1043 uint32_t mpuregion1enable : 1;
1044 uint32_t mpuregion2enable : 1;
1045 uint32_t mpuregion3enable : 1;
1046 uint32_t fpga2sdram0region0enable : 1;
1047 uint32_t fpga2sdram0region1enable : 1;
1048 uint32_t fpga2sdram0region2enable : 1;
1049 uint32_t fpga2sdram0region3enable : 1;
1050 uint32_t fpga2sdram1region0enable : 1;
1051 uint32_t fpga2sdram1region1enable : 1;
1052 uint32_t fpga2sdram1region2enable : 1;
1053 uint32_t fpga2sdram1region3enable : 1;
1054 uint32_t fpga2sdram2region0enable : 1;
1055 uint32_t fpga2sdram2region1enable : 1;
1056 uint32_t fpga2sdram2region2enable : 1;
1057 uint32_t fpga2sdram2region3enable : 1;
1062 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_t;
1066 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_RESET 0x00000000
1068 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_OFST 0x4
1111 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_LSB 0
1113 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_MSB 0
1115 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_WIDTH 1
1117 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_SET_MSK 0x00000001
1119 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_CLR_MSK 0xfffffffe
1121 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_RESET 0x0
1123 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_GET(value) (((value) & 0x00000001) >> 0)
1125 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_SET(value) (((value) << 0) & 0x00000001)
1140 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_LSB 1
1142 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_MSB 1
1144 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_WIDTH 1
1146 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_SET_MSK 0x00000002
1148 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_CLR_MSK 0xfffffffd
1150 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_RESET 0x0
1152 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_GET(value) (((value) & 0x00000002) >> 1)
1154 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_SET(value) (((value) << 1) & 0x00000002)
1169 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_LSB 2
1171 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_MSB 2
1173 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_WIDTH 1
1175 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_SET_MSK 0x00000004
1177 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_CLR_MSK 0xfffffffb
1179 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_RESET 0x0
1181 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_GET(value) (((value) & 0x00000004) >> 2)
1183 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_SET(value) (((value) << 2) & 0x00000004)
1198 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG3EN_LSB 3
1200 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG3EN_MSB 3
1202 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG3EN_WIDTH 1
1204 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG3EN_SET_MSK 0x00000008
1206 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG3EN_CLR_MSK 0xfffffff7
1208 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG3EN_RESET 0x0
1210 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG3EN_GET(value) (((value) & 0x00000008) >> 3)
1212 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG3EN_SET(value) (((value) << 3) & 0x00000008)
1227 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_LSB 4
1229 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_MSB 4
1231 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_WIDTH 1
1233 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_SET_MSK 0x00000010
1235 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_CLR_MSK 0xffffffef
1237 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_RESET 0x0
1239 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_GET(value) (((value) & 0x00000010) >> 4)
1241 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_SET(value) (((value) << 4) & 0x00000010)
1256 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_LSB 5
1258 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_MSB 5
1260 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_WIDTH 1
1262 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_SET_MSK 0x00000020
1264 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_CLR_MSK 0xffffffdf
1266 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_RESET 0x0
1268 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_GET(value) (((value) & 0x00000020) >> 5)
1270 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_SET(value) (((value) << 5) & 0x00000020)
1285 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_LSB 6
1287 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_MSB 6
1289 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_WIDTH 1
1291 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_SET_MSK 0x00000040
1293 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_CLR_MSK 0xffffffbf
1295 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_RESET 0x0
1297 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_GET(value) (((value) & 0x00000040) >> 6)
1299 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_SET(value) (((value) << 6) & 0x00000040)
1314 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_LSB 7
1316 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_MSB 7
1318 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_WIDTH 1
1320 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_SET_MSK 0x00000080
1322 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_CLR_MSK 0xffffff7f
1324 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_RESET 0x0
1326 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_GET(value) (((value) & 0x00000080) >> 7)
1328 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_SET(value) (((value) << 7) & 0x00000080)
1343 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_LSB 8
1345 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_MSB 8
1347 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_WIDTH 1
1349 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_SET_MSK 0x00000100
1351 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_CLR_MSK 0xfffffeff
1353 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_RESET 0x0
1355 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_GET(value) (((value) & 0x00000100) >> 8)
1357 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_SET(value) (((value) << 8) & 0x00000100)
1372 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_LSB 9
1374 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_MSB 9
1376 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_WIDTH 1
1378 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_SET_MSK 0x00000200
1380 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_CLR_MSK 0xfffffdff
1382 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_RESET 0x0
1384 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_GET(value) (((value) & 0x00000200) >> 9)
1386 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_SET(value) (((value) << 9) & 0x00000200)
1401 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_LSB 10
1403 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_MSB 10
1405 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_WIDTH 1
1407 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_SET_MSK 0x00000400
1409 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_CLR_MSK 0xfffffbff
1411 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_RESET 0x0
1413 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_GET(value) (((value) & 0x00000400) >> 10)
1415 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_SET(value) (((value) << 10) & 0x00000400)
1430 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_LSB 11
1432 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_MSB 11
1434 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_WIDTH 1
1436 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_SET_MSK 0x00000800
1438 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_CLR_MSK 0xfffff7ff
1440 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_RESET 0x0
1442 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_GET(value) (((value) & 0x00000800) >> 11)
1444 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_SET(value) (((value) << 11) & 0x00000800)
1459 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_LSB 12
1461 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_MSB 12
1463 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_WIDTH 1
1465 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_SET_MSK 0x00001000
1467 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_CLR_MSK 0xffffefff
1469 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_RESET 0x0
1471 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_GET(value) (((value) & 0x00001000) >> 12)
1473 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_SET(value) (((value) << 12) & 0x00001000)
1488 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_LSB 13
1490 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_MSB 13
1492 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_WIDTH 1
1494 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_SET_MSK 0x00002000
1496 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_CLR_MSK 0xffffdfff
1498 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_RESET 0x0
1500 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_GET(value) (((value) & 0x00002000) >> 13)
1502 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_SET(value) (((value) << 13) & 0x00002000)
1517 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_LSB 14
1519 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_MSB 14
1521 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_WIDTH 1
1523 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_SET_MSK 0x00004000
1525 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_CLR_MSK 0xffffbfff
1527 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_RESET 0x0
1529 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_GET(value) (((value) & 0x00004000) >> 14)
1531 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_SET(value) (((value) << 14) & 0x00004000)
1546 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_LSB 15
1548 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_MSB 15
1550 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_WIDTH 1
1552 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_SET_MSK 0x00008000
1554 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_CLR_MSK 0xffff7fff
1556 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_RESET 0x0
1558 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_GET(value) (((value) & 0x00008000) >> 15)
1560 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_SET(value) (((value) << 15) & 0x00008000)
1562 #ifndef __ASSEMBLY__
1573 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_s
1575 uint32_t mpuregion0enable : 1;
1576 uint32_t mpuregion1enable : 1;
1577 uint32_t mpuregion2enable : 1;
1578 uint32_t mpuregion3enable : 1;
1579 uint32_t fpga2sdram0region0enable : 1;
1580 uint32_t fpga2sdram0region1enable : 1;
1581 uint32_t fpga2sdram0region2enable : 1;
1582 uint32_t fpga2sdram0region3enable : 1;
1583 uint32_t fpga2sdram1region0enable : 1;
1584 uint32_t fpga2sdram1region1enable : 1;
1585 uint32_t fpga2sdram1region2enable : 1;
1586 uint32_t fpga2sdram1region3enable : 1;
1587 uint32_t fpga2sdram2region0enable : 1;
1588 uint32_t fpga2sdram2region1enable : 1;
1589 uint32_t fpga2sdram2region2enable : 1;
1590 uint32_t fpga2sdram2region3enable : 1;
1595 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_t;
1599 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_RESET 0x00000000
1601 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_OFST 0x8
1626 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_LSB 0
1628 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_MSB 15
1630 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_WIDTH 16
1632 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_SET_MSK 0x0000ffff
1634 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_CLR_MSK 0xffff0000
1636 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_RESET 0x0
1638 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
1640 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
1652 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_LSB 16
1654 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_MSB 31
1656 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_WIDTH 16
1658 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_SET_MSK 0xffff0000
1660 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_CLR_MSK 0x0000ffff
1662 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_RESET 0x0
1664 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
1666 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
1668 #ifndef __ASSEMBLY__
1679 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_s
1682 uint32_t limit : 16;
1686 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_t;
1690 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_RESET 0x00000000
1692 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_OFST 0x10
1717 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_BASE_LSB 0
1719 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_BASE_MSB 15
1721 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_BASE_WIDTH 16
1723 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_BASE_SET_MSK 0x0000ffff
1725 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_BASE_CLR_MSK 0xffff0000
1727 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_BASE_RESET 0x0
1729 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
1731 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
1743 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_LSB 16
1745 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_MSB 31
1747 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_WIDTH 16
1749 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_SET_MSK 0xffff0000
1751 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_CLR_MSK 0x0000ffff
1753 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_RESET 0x0
1755 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
1757 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
1759 #ifndef __ASSEMBLY__
1770 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_s
1773 uint32_t limit : 16;
1777 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_t;
1781 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_RESET 0x00000000
1783 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_OFST 0x14
1808 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_LSB 0
1810 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_MSB 15
1812 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_WIDTH 16
1814 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_SET_MSK 0x0000ffff
1816 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_CLR_MSK 0xffff0000
1818 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_RESET 0x0
1820 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
1822 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
1834 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_LSB 16
1836 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_MSB 31
1838 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_WIDTH 16
1840 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_SET_MSK 0xffff0000
1842 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_CLR_MSK 0x0000ffff
1844 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_RESET 0x0
1846 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
1848 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
1850 #ifndef __ASSEMBLY__
1861 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_s
1864 uint32_t limit : 16;
1868 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_t;
1872 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_RESET 0x00000000
1874 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_OFST 0x18
1899 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_LSB 0
1901 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_MSB 15
1903 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_WIDTH 16
1905 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_SET_MSK 0x0000ffff
1907 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_CLR_MSK 0xffff0000
1909 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_RESET 0x0
1911 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
1913 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
1925 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_LSB 16
1927 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_MSB 31
1929 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_WIDTH 16
1931 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_SET_MSK 0xffff0000
1933 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_CLR_MSK 0x0000ffff
1935 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_RESET 0x0
1937 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
1939 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
1941 #ifndef __ASSEMBLY__
1952 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_s
1955 uint32_t limit : 16;
1959 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_t;
1963 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_RESET 0x00000000
1965 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_OFST 0x1c
1990 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_LSB 0
1992 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_MSB 15
1994 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_WIDTH 16
1996 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_SET_MSK 0x0000ffff
1998 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_CLR_MSK 0xffff0000
2000 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_RESET 0x0
2002 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2004 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2016 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_LIMIT_LSB 16
2018 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_LIMIT_MSB 31
2020 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_LIMIT_WIDTH 16
2022 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_LIMIT_SET_MSK 0xffff0000
2024 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_LIMIT_CLR_MSK 0x0000ffff
2026 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_LIMIT_RESET 0x0
2028 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2030 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2032 #ifndef __ASSEMBLY__
2043 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_s
2046 uint32_t limit : 16;
2050 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_t;
2054 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_RESET 0x00000000
2056 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_OFST 0x20
2081 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_BASE_LSB 0
2083 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_BASE_MSB 15
2085 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_BASE_WIDTH 16
2087 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_BASE_SET_MSK 0x0000ffff
2089 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_BASE_CLR_MSK 0xffff0000
2091 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_BASE_RESET 0x0
2093 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2095 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2107 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_LSB 16
2109 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_MSB 31
2111 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_WIDTH 16
2113 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_SET_MSK 0xffff0000
2115 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_CLR_MSK 0x0000ffff
2117 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_RESET 0x0
2119 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2121 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2123 #ifndef __ASSEMBLY__
2134 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_s
2137 uint32_t limit : 16;
2141 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_t;
2145 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_RESET 0x00000000
2147 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_OFST 0x24
2172 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_LSB 0
2174 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_MSB 15
2176 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_WIDTH 16
2178 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_SET_MSK 0x0000ffff
2180 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_CLR_MSK 0xffff0000
2182 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_RESET 0x0
2184 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2186 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2198 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_LSB 16
2200 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_MSB 31
2202 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_WIDTH 16
2204 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_SET_MSK 0xffff0000
2206 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_CLR_MSK 0x0000ffff
2208 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_RESET 0x0
2210 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2212 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2214 #ifndef __ASSEMBLY__
2225 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_s
2228 uint32_t limit : 16;
2232 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_t;
2236 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_RESET 0x00000000
2238 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_OFST 0x28
2263 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_LSB 0
2265 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_MSB 15
2267 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_WIDTH 16
2269 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_SET_MSK 0x0000ffff
2271 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_CLR_MSK 0xffff0000
2273 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_RESET 0x0
2275 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2277 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2289 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_LSB 16
2291 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_MSB 31
2293 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_WIDTH 16
2295 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_SET_MSK 0xffff0000
2297 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_CLR_MSK 0x0000ffff
2299 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_RESET 0x0
2301 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2303 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2305 #ifndef __ASSEMBLY__
2316 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_s
2319 uint32_t limit : 16;
2323 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_t;
2327 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_RESET 0x00000000
2329 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_OFST 0x2c
2354 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_BASE_LSB 0
2356 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_BASE_MSB 15
2358 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_BASE_WIDTH 16
2360 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_BASE_SET_MSK 0x0000ffff
2362 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_BASE_CLR_MSK 0xffff0000
2364 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_BASE_RESET 0x0
2366 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2368 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2380 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_LIMIT_LSB 16
2382 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_LIMIT_MSB 31
2384 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_LIMIT_WIDTH 16
2386 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_LIMIT_SET_MSK 0xffff0000
2388 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_LIMIT_CLR_MSK 0x0000ffff
2390 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_LIMIT_RESET 0x0
2392 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2394 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2396 #ifndef __ASSEMBLY__
2407 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_s
2410 uint32_t limit : 16;
2414 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_t;
2418 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_RESET 0x00000000
2420 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_OFST 0x30
2445 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_BASE_LSB 0
2447 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_BASE_MSB 15
2449 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_BASE_WIDTH 16
2451 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_BASE_SET_MSK 0x0000ffff
2453 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_BASE_CLR_MSK 0xffff0000
2455 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_BASE_RESET 0x0
2457 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2459 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2471 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_LIMIT_LSB 16
2473 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_LIMIT_MSB 31
2475 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_LIMIT_WIDTH 16
2477 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_LIMIT_SET_MSK 0xffff0000
2479 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_LIMIT_CLR_MSK 0x0000ffff
2481 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_LIMIT_RESET 0x0
2483 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2485 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2487 #ifndef __ASSEMBLY__
2498 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_s
2501 uint32_t limit : 16;
2505 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_t;
2509 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_RESET 0x00000000
2511 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_OFST 0x34
2536 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_BASE_LSB 0
2538 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_BASE_MSB 15
2540 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_BASE_WIDTH 16
2542 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_BASE_SET_MSK 0x0000ffff
2544 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_BASE_CLR_MSK 0xffff0000
2546 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_BASE_RESET 0x0
2548 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2550 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2562 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_LIMIT_LSB 16
2564 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_LIMIT_MSB 31
2566 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_LIMIT_WIDTH 16
2568 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_LIMIT_SET_MSK 0xffff0000
2570 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_LIMIT_CLR_MSK 0x0000ffff
2572 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_LIMIT_RESET 0x0
2574 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2576 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2578 #ifndef __ASSEMBLY__
2589 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_s
2592 uint32_t limit : 16;
2596 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_t;
2600 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_RESET 0x00000000
2602 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_OFST 0x38
2627 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_BASE_LSB 0
2629 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_BASE_MSB 15
2631 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_BASE_WIDTH 16
2633 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_BASE_SET_MSK 0x0000ffff
2635 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_BASE_CLR_MSK 0xffff0000
2637 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_BASE_RESET 0x0
2639 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2641 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2653 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_LIMIT_LSB 16
2655 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_LIMIT_MSB 31
2657 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_LIMIT_WIDTH 16
2659 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_LIMIT_SET_MSK 0xffff0000
2661 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_LIMIT_CLR_MSK 0x0000ffff
2663 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_LIMIT_RESET 0x0
2665 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2667 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2669 #ifndef __ASSEMBLY__
2680 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_s
2683 uint32_t limit : 16;
2687 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_t;
2691 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_RESET 0x00000000
2693 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_OFST 0x3c
2718 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_BASE_LSB 0
2720 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_BASE_MSB 15
2722 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_BASE_WIDTH 16
2724 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_BASE_SET_MSK 0x0000ffff
2726 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_BASE_CLR_MSK 0xffff0000
2728 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_BASE_RESET 0x0
2730 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2732 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2744 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_LIMIT_LSB 16
2746 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_LIMIT_MSB 31
2748 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_LIMIT_WIDTH 16
2750 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_LIMIT_SET_MSK 0xffff0000
2752 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_LIMIT_CLR_MSK 0x0000ffff
2754 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_LIMIT_RESET 0x0
2756 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2758 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2760 #ifndef __ASSEMBLY__
2771 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_s
2774 uint32_t limit : 16;
2778 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_t;
2782 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_RESET 0x00000000
2784 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_OFST 0x40
2809 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_BASE_LSB 0
2811 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_BASE_MSB 15
2813 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_BASE_WIDTH 16
2815 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_BASE_SET_MSK 0x0000ffff
2817 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_BASE_CLR_MSK 0xffff0000
2819 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_BASE_RESET 0x0
2821 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2823 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2835 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_LIMIT_LSB 16
2837 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_LIMIT_MSB 31
2839 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_LIMIT_WIDTH 16
2841 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_LIMIT_SET_MSK 0xffff0000
2843 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_LIMIT_CLR_MSK 0x0000ffff
2845 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_LIMIT_RESET 0x0
2847 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2849 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2851 #ifndef __ASSEMBLY__
2862 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_s
2865 uint32_t limit : 16;
2869 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_t;
2873 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_RESET 0x00000000
2875 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_OFST 0x44
2900 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_BASE_LSB 0
2902 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_BASE_MSB 15
2904 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_BASE_WIDTH 16
2906 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_BASE_SET_MSK 0x0000ffff
2908 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_BASE_CLR_MSK 0xffff0000
2910 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_BASE_RESET 0x0
2912 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2914 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2926 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_LSB 16
2928 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_MSB 31
2930 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_WIDTH 16
2932 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_SET_MSK 0xffff0000
2934 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_CLR_MSK 0x0000ffff
2936 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_RESET 0x0
2938 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2940 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2942 #ifndef __ASSEMBLY__
2953 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_s
2956 uint32_t limit : 16;
2960 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_t;
2964 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_RESET 0x00000000
2966 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_OFST 0x48
2991 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_LSB 0
2993 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_MSB 15
2995 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_WIDTH 16
2997 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_SET_MSK 0x0000ffff
2999 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_CLR_MSK 0xffff0000
3001 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_RESET 0x0
3003 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
3005 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
3017 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_LSB 16
3019 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_MSB 31
3021 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_WIDTH 16
3023 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_SET_MSK 0xffff0000
3025 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_CLR_MSK 0x0000ffff
3027 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_RESET 0x0
3029 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
3031 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
3033 #ifndef __ASSEMBLY__
3044 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_s
3047 uint32_t limit : 16;
3051 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_t;
3055 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_RESET 0x00000000
3057 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_OFST 0x4c
3059 #ifndef __ASSEMBLY__
3070 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_s
3072 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_t enable;
3073 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_t enable_set;
3074 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_t enable_clear;
3075 volatile uint32_t _pad_0xc_0xf;
3076 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_t mpuregion0addr;
3077 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_t mpuregion1addr;
3078 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_t mpuregion2addr;
3079 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_t mpuregion3addr;
3080 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_t fpga2sdram0region0addr;
3081 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_t fpga2sdram0region1addr;
3082 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_t fpga2sdram0region2addr;
3083 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_t fpga2sdram0region3addr;
3084 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG0ADDR_t fpga2sdram1region0addr;
3085 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG1ADDR_t fpga2sdram1region1addr;
3086 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG2ADDR_t fpga2sdram1region2addr;
3087 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_t fpga2sdram1region3addr;
3088 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_t fpga2sdram2region0addr;
3089 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_t fpga2sdram2region1addr;
3090 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_t fpga2sdram2region2addr;
3091 ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_t fpga2sdram2region3addr;
3092 volatile uint32_t _pad_0x50_0x100[44];
3096 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_t;
3098 struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_raw_s
3100 volatile uint32_t enable;
3101 volatile uint32_t enable_set;
3102 volatile uint32_t enable_clear;
3103 uint32_t _pad_0xc_0xf;
3104 volatile uint32_t mpuregion0addr;
3105 volatile uint32_t mpuregion1addr;
3106 volatile uint32_t mpuregion2addr;
3107 volatile uint32_t mpuregion3addr;
3108 volatile uint32_t fpga2sdram0region0addr;
3109 volatile uint32_t fpga2sdram0region1addr;
3110 volatile uint32_t fpga2sdram0region2addr;
3111 volatile uint32_t fpga2sdram0region3addr;
3112 volatile uint32_t fpga2sdram1region0addr;
3113 volatile uint32_t fpga2sdram1region1addr;
3114 volatile uint32_t fpga2sdram1region2addr;
3115 volatile uint32_t fpga2sdram1region3addr;
3116 volatile uint32_t fpga2sdram2region0addr;
3117 volatile uint32_t fpga2sdram2region1addr;
3118 volatile uint32_t fpga2sdram2region2addr;
3119 volatile uint32_t fpga2sdram2region3addr;
3120 uint32_t _pad_0x50_0x100[44];
3124 typedef volatile struct ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_raw_s ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_raw_t;